Nuovi dettagli per le CPU AMD K10

Durante la conferenza tenuta da AMD in Germania, il Direttore tecnico delle vendite, Giuseppe Amato, ha rivelato nuovi dettagli sull’architettura delle CPU K10 (core Barcelona), che vedranno la luce entro la fine dell’anno.Le novità sono molte e riguardano soprattutto il controller di memoria integrato (IMC), la struttura e l’utilizzo della memoria cache e un dispositivo

Durante la conferenza tenuta da AMD in Germania, il Direttore tecnico delle vendite, Giuseppe Amato, ha rivelato nuovi dettagli sull’architettura delle CPU K10 (core Barcelona), che vedranno la luce entro la fine dell’anno.

Le novità sono molte e riguardano soprattutto il controller di memoria integrato (IMC), la struttura e l’utilizzo della memoria cache e un dispositivo in grado di gestire singolarmente il power-state dei diversi core.

Il controller di memoria integrato delle CPU K10 sarà in grado di accedere alla memoria, in configurazioni che prevedono più moduli, tramite canali a 64 bit, permettendo la lettura e la scrittura simultanea dei dati nella Ram.

Inoltre, la frequenza di clock dell’IMC sarà indipendente da quella dei core del processore. Questo permetterà di sottoporre a overclock la CPU senza incidere sulla frequenza delle memorie.

Purtroppo queste due caratteristiche saranno fruibili solo in sistemi che prevedono una scheda madre dotata di socket AM2+ o F+. Sulle schede madri con socket AM2 e F, il controller della memoria si comporterà come quello delle attuali CPU K8.

Altra novità è rappresentata dalla logica della memoria cache, che prevede 3 diversi livelli: il livello L1 e il livello L2 saranno dedicati per ciasun core, mentre il livello L3 sarà condiviso.

L’accesso alla memoria cache seguirà uno schema piuttosto complicato, che viene spiegato nel dettaglio sul sito DailyTech (In inglese).

Amato ha inoltre confermato la presenza di un dispositivo in grado di settare la velocità di clock di ciascun core in modo indipendente: se fino a questo momento il power-state della CPU interessava tutti i core simultaneamente, da adesso in poi sarà possibile regolare la frequenza di ciascun core a seconda del carico a cui esso è sottoposto.

Questo garantirà un notevole risparmio energetico, soprattutto durante l’esecuzione di applicazioni intensive single-threaded. Considerando anche il processo produttivo a 65nm, il TDP delle future CPU quad-core K10 dovrebbe restare allo stesso livello delle attuali CPU K8 dual-core.

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